新加坡半导体初创公司 Nexstrom 宣布完成 1200 万美元种子轮融资，累计筹集资金达到 1500 万美元（包含 300 万美元非稀释性资金）。本轮融资由淡马锡旗下 Xora Innovation、Foothill Ventures 与新加坡企业发展局投资平台 SEEDS Capital 联合注资。该公司推出了名为 North Star 的冷壁 CVD/MOCVD 设备，宣称能在主流芯片代工使用的 300mm（12英寸）晶圆 上直接外延生长过渡金属二硫属化物（TMDs）超薄半导体薄膜，并试图将商业化落地节点锚定在 2030 至 2035 年之间。
这笔早期融资在半导体产业激起回响，不仅因为二维材料被视作突破硅基物理极限的下一代救命稻草，更因为市场上充斥着“12英寸二维半导体晶圆已经攻克商用”的乐观预期。但这更像是一场技术公关与实验室数据的错位投射：行业真正面对的，不仅是“能不能在 12 英寸托盘上镀出一层原子膜”，而是能否越过 450°C 热预算死线、超高接触电阻以及极度严苛的晶圆级电学均匀性大考。
巨头先导线上的实测与初创公司的抢跑口径
当硅基晶体管沟道微缩逼近 2 纳米甚至亚纳米节点，短沟道效应引发的漏电、发热与功耗飙升，把传统晶圆制造逼到了悬崖边缘。由二硫化钼（MoS₂）、二硒化钨（WSe₂）构成的 TMDs 材料仅有数个原子层厚度，具备极强的静电栅极控制能力，成为全环栅（GAA）晶体管、互补场效应晶体管（CFET）乃至单片三维集成延续摩尔定律的核心候选路线。
但在量产工程的推进序列上，Nexstrom 绝非孤独的领跑者，甚至不是跑得最深的一方。比利时微电子研究中心（imec）早已联手台积电与 ASML，在 300mm 先导线上完成了 CMOS 型二维晶体管全流程集成。这组巨头联盟达成了 50nm 接触多晶硅节距（CPP） 与 28nm 沟道长度，并验证了 94% 的器件工作比例（Imax/Imin > 10⁵）。英特尔与 imec 则在推进 300mm 兼容的 GAA 结构 2D-FET 研发，将栅长缩至约 30nm，并在 2025 年研发阶段通过替代氧化层工艺，成功把等效电容厚度从 2.5nm 压缩到 1.5nm。
在重资产设备端，德国老牌气相沉积巨头 AIXTRON 也早已凭借密耦喷淋头（CCS）技术进入欧洲二维材料试验线，专攻 300mm 基底上的 MOCVD 生长。与此同时，材料初创企业 CDimension 也在提供低温直接沉积服务，将 MoS₂ 和 WSe₂ 的工艺温度分别压至约 200°C 和 450°C，不过其 6、8 与 12 英寸晶圆至今仅限特定高级会员客户获取。
相比于行业巨头搭建起的完整生态，Nexstrom 是一家典型的深科技孵化公司。其联合创始人兼首席科学家 Lance Li 曾主持台积电后硅时代电子学研究，主攻二维材料长达十余年；而联合创始人兼首席执行官 Phoebe Tan 则同时兼具领投方 Xora Innovation 的合伙人身份。资本与技术虽已就位，但将其表述为“晶圆巨头即将改用 2D 材料”仍言之过早。
撕开 12 英寸光环：实验室两寸样品与全幅缺陷现实
资本市场对 Nexstrom 的期待，建立在其声称攻克了 300mm 晶圆级生长难题上。然而，严谨审视其公开的技术轨迹会发现，商业宣称与同行评议验证之间存在明显的认知落差。
2026 年 Nexstrom 核心研发团队参与发表在学术期刊《ACS Nano》上的晶圆级单晶 WSe₂ 成果，实际经过同行评议验证的晶圆尺寸仅为 2 英寸。即便管理层对外表态称已完成从 2 英寸到 6 英寸的递进，且正向 8 英寸与 12 英寸推进，但业界目前尚未见到包含晶圆全幅厚度映射图、晶格取向统计一致性以及全片电学校验良率的公开硬数据。
常规 CVD 工艺生长的二维半导体，其薄膜点缺陷密度通常高达 10¹² 至 10¹³ cm⁻²。若想制造出达到半导体产业要求的低噪、高均一性开关器件，缺陷密度必须在此基础上降低约三个数量级。虽然初创团队宣称实现了缺陷密度的大幅下降，但在晶圆厂的工程标准下，大面积材料生长合格仅仅是极小的一步。
实验室内单批次打样合格，与晶圆制造追求的每小时产出率及全片均一性是完全不同的概念。
从设备商提供生长炉，到晶圆厂实现高产能制造（HVM），中间横亘着设备洁净度、批次良率漂移与跨区域电学统计验证。台积电与 imec 联合验证 94% 的晶体管工作率，是在高成本先导线上倾注大量顶尖工程资源换取的单批次数据。要将这一数值转化为数以万计产线晶圆上的经济良率，所需跨越的技术鸿沟远非千万级美元早期融资所能覆盖。
450°C 热预算与物理死结：设备商无法独自解决的战争
二维半导体在芯片制造中的真正定位，并不是一夜之间把硅晶体管从底层全部拔除，而是作为补充演进路线。当下最切实的应用场景，是在 2030 至 2035 年 节点切入立体互补场效应晶体管（CFET）乃至芯片后道工序（BEOL）的单片三维集成。但正是在这一场景下，二维材料遭遇了不可规避的物理撞墙。
第一重阻碍是工艺热预算的不可能三角。在单片 3D 集成中，底层硅基芯片与金属互连线已经布设完毕，要求上层工序温度必须严格控制在 400–450°C 以下。然而，传统的工业级高质量 CVD 外延生长通常要求超过 600°C 的高温才能保证晶体完整性与低缺陷率。若强行使用低温生长，材料结晶质量便会急剧劣化，丧失电学优势；若退而求其次选择高温长成后通过机械剥离转移，则会引入褶皱、裂隙与化学污染，直接摧毁晶圆良率。
第二重阻碍则证明了外延设备无法单枪匹马打赢这场仗。在晶体管微观尺度下，金属与二维材料界面严重的费米能级钉扎现象会引发极高的接触电阻。同时，由于二维材料表面天然缺乏悬挂键，高介电常数（High-k）栅介质在其表面极难成核，导致原子层沉积（ALD）极易形成岛状缺陷。此外，行业至今尚未找到性能与 nFET 相匹配的高性能 pFET 解决方案。
- 风险.如果初创设备商只能解决腔体内大面积铺膜，却无法与代工厂共同打通接触电阻、栅介质沉积与低温热预算，设备将长久停留在测试验证阶段，无法转化为代工厂采购订单。
对于台积电、英特尔和三星等巨头而言，他们乐于接收早期材料样片进行接触电阻与栅极模块评估，但这距离在主流生产线上导入第三方新设备有着本质差距。在 2026 年秋季后续的观察周期内，Nexstrom 能否拿出一份带有电学均匀性测试图谱的 8 英寸或 12 英寸真实数据，以及是否有代工厂愿意签署实质性的联合研发协议（JDA），才是刺破资本光环后最核心的验证指标。